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Stratix V デバイスで LVDS_RX を実現したいのですが、100 Ω の差動終端抵抗は FPGA に内蔵されていますか？
デバイス：Stratix V
カテゴリ：デバイス（I/O）
Stratix V デバイスでは、すべての I/O バンクの差動入力ピンにおいて FPGA 内部に 100 Ω の On-Chip Termination （チップ内終端）を持っており、On-Chip Termination (Rd) ありの True LVDS をサポートします。
その際、Assignment Editor にて、
To : <入力ピン>
Assignment Name : Input Termination
Value : Differential
の制約を与えてコンパイルを行ってください。
コンパイル後は、コンパイル・レポートの Fitter ⇒ Resource Section ⇒ Input Pins にて Termination が Differential になっていることを確認してください。
詳細は、下記のデバイス・ハンドブックをご参照ください。
https://www.altera.com/en_US/pdfs/literature/hb/stratix-v/stx5_core.pdf
※ "Differential I/O Termination" で検索してください。
経験豊富なFAEが