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DDR3 メモリ・インタフェースの波形調整を検討しています。DDR3 側は入力、出力に関しては IP 生成時に数値を変えて調整できますが、FPGA 側は仕様書を見る限り固定値のように見えます。（例: SSTL-15 Class1 の場合は 50Ω のみ。）この終端抵抗値を変更させることは可能でしょうか？
IP
各 I/O Standard により終端抵抗値は決まっているため、終端抵抗値を変更することはできません。終端抵抗値に関しては各デバイス・ファミリの Device Handbook をご参照ください。
経験豊富なFAEが