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Arria V SoC において、UniPHY ベースのメモリ・コントローラをコンパイルすると、下記エラーが発生します。 回避策を教えてください。
SoC FPGA
Error (175020): Illegal constraint of PLL output counter to the region (X, Y) to (X, Y): no valid locations in region
Error (177013): Cannot route from the PLL output counter output to destination dual-regional clock driver because the destination is in the wrong region
ツール：Quartus® II
デュアル・リージョナル・クロックが特定の場所に所有していないにもかかわらず、その場所に配置しようとした為に発生していると考えられます。
QSF ファイルや Assignment Editor にて、下記クロック信号に対する Global Signal 設定を Dual-Regional Clock から Regional Clock へ変更してください。
・pll_avl_clk
・ pll_config_clk
・ pll_addr_cmd_clk
詳細は、下記ナレッジ・データベース（KDB）をご参照ください。
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd03312013_521.html
経験豊富なFAEが