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アルテラ SoC の Hard Processor System (HPS) 内にある PLL の出力クロ ックが期待通りの周波数になりません。対処方法を教えてください。
SoC FPGA
対象バージョン: Quartus II v13.0 / v13.0SP1 / v13.1
アルテラ SoC の HPS 入力クロックは、OSC1から入力します。 しかし、25MHz 以外のクロックを使用した場合、Preloader が設定する PLL の分周比に誤りがあり、期待通りの周波数を生成することができません。
【原因】
Preloader 生成時に OSC1への入力クロックを25MHz 固定で算出してしまうため
【対策】
下記いずれかの対策を行ってください。
・ 25MHz のクロックを OSC1に入力
・ Preloader のソースコードを修正
【Preloader の修正方法】
下記は入力クロックが50MHz の場合の修正例です。
(編集後)
#define CONFIG_HPS_MAINPLLGRP_VCO_NUMER (31)
#define CONFIG_HPS_PERPLLGRP_VCO_NUMER (39)
経験豊富なFAEが