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Cyclone V SoC や Arria V SoC において、UniPHY ベースのメモリ・コントローラをコンパイルすると、エラーが発生します。 回避策を教えてください
SoC FPGA
IP
エラー・メッセージ
Error (175020): Illegal constraint of PLL output counter to the region (X, Y) to (X, Y): no valid locations in region
Error (177013): Cannot route from the PLL output counter output to destination dual-regional clock driver because the destination is in the wrong region
デュアル・リージョナル・クロックが特定の場所に所有していないにもかかわらず、その場所に配置しようとした為に発生していると考えられます。
QSF において、pll_avl_clk, pll_config_clk, pll_addr_cmd_clk 信号に対する Global Signal 設定を、Dual-Regional Clock から Regional Clock へ変更 （編集） してください。
（Assignment Editor でもOK。）
詳細につきましては、下記 URL リンクをご確認ください。
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd03312013_521.html
経験豊富なFAEが