メモリー・ブロックにアサインされない原因としましては、HDL デザインがメモリー・デザインではないと認識されたことにより発生していると考えられます。

以下に示す２つの設定をおこなう事で、メモリー・ブロックにアサインさせる場合があります。

1: HDL デザイン内に、アトリビュート記述を追加する
  ・Verilog HDL の場合
        /* synthesis ramstyle = "メモリー・タイプ" */；
  ・VHDL の場合
        attribute ramstyle : string;
        attribute ramstyle of メモリ・デザイン名 : signal is "メモリー・タイプ";

詳細な記述方法につきましては、下記 URL リンクをご参照ください。

  Verilog-HDL
    https://www.intel.com/content/www/us/en/programmable/quartushelp/current/index.htm#hdl/vlog/vlog_file_dir_ram.htm

  VHDL
    https://www.intel.com/content/www/us/en/programmable/quartushelp/current/index.htm#hdl/vhdl/vhdl_file_dir_ram.htm

2: Assignment Editor にて、該当デザインをメモリーに置き換えるよう指定する

  Assignments ⇒ Assignment Editor を選択
    ・To にメモリー・デザインを登録
    ・Assignment Name に Auto RAM Replacement もしくは Auto ROM Replacement に設定
    ・Value を On に設定
    ・Enable を Yes に設定

  ※ メモリー・デザインを Assignment Editor へ登録する際、Project Navigator からおこなうと簡単です。