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ALTPLL で生成した PLL で、生成されるクロックのタイミング （周波数) は SDC に記述する必要がありますか？
クロック/PLL
タイミング制約/解析
Quartus Prime
MegaWizard Plug-In Manager を使用し、PLL デザインを生成された場合でも、クロックに対する制約は SDC ファイルに記述していただく必要があります。
"create_clock" コマンドで PLL のリファレンス・クロックの設定し、"derive_pll_clocks" コマンドで PLL デザインから出力クロックを導きだした制約が当てはまります。
ただし、Cyclone V, Arria V, Stratix V 関連では、クロックスイッチオーバーが含まれると正しく制約されないという情報があります。
詳細につきましては下記 URL をご確認下さい。
https://www.intel.com/content/www/us/en/support/programmable/articles/000078521.html
経験豊富なFAEが