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DDR2 SDRAM Controller のコア・クロック入力は、FPGA 内部の PLL からドライブされたクロックを接続してもよいのでしょうか？
IP
クロック/PLL
いいえ。
DDR2/DDR3 SDRAM Controller は、デフォルトで PLL を使用します。
ご質問の構成だと PLL がカスケード接続されることになります。
レイアウトによっては、Quartus II の Fitting は通るかと思いますが、 Critical Warning が発生します。
その他、クロック・ジッタや前段の PLL がロックするまでの間の制御であったり、ロック外れ時の対処等のケアが必要になりますので、極力カスケードされない構成でご利用下さい。
経験豊富なFAEが