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Intel：Parallel Flash Loader Megafunction User Guaid (PFL) を確認すると、nCONFIG ピンに外部プルアップ抵抗が接続されていますが、何故ですか？
CPLD デバイスを使用した Parallel Flash Loader 回路では、fpga_nconfig ピンが OpenDrain のため、外部プル・アップ抵抗の接続が必須となります。
Device Handbook における PS コンフィギュレーション回路では、コンフィギュレーションをコントロールするデバイスが、CPLD とは限らないので外部プル・アップ抵抗の記載がありません。
詳細につｌきましては、下記 URL リンク、page52、Table 14. PFL Signals (Part 2 of 4) の fpga_nconfig 項目をご参照ください。
https://www.altera.com/en_US/pdfs/literature/ug/ug_pfl.pdf
経験豊富なFAEが