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複数のクロック・ソースをセレクトして使用する場合、組合せロジックでセレクトをする構造は最適でしょうか？
クロック/PLL
クロック信号を組合せ回路でセレクトしますと、信号品質の低下や遅延の発生が考えられます。
そこで、クロックをセレクトする場合は、FPGA に内蔵されている専用のクロック・セレクタをご使用頂くことを推奨致します。 このクロック・セレクタは、MegaWizard Plug-In Manager にて、ALTCLKCTRL を選択することで使用可能です。
クロック・セレクタの使用方法及び、仕様については、下記 URL リンクの資料をご参照ください。
尚、Verilog HDL での記載方法等も下記 URL リンクに記載がございます。
https://www.altera.com/en_US/pdfs/literature/ug/ug_altclock.pdf
経験豊富なFAEが