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Stratix III/IV デバイスにて Dynamic Phase Alignment （DPA） を使用した高速 LVDS インターフェースを行う場合、ALTLVDS_RX メガコア内で Enable PLL calibration 機能の有効/無効を選択できますが、これは有効にする必要がありますか？
Stratix III / Stratix IV ESデバイスで有効にして頂く事を推奨いたします。
Stratix IV Production 品デバイスでは、有効にする必要はありません。
Stratix III / Stratix IV ES デバイスにおいて、DPA を使用した際に正しくデータが受信できない （データミスアラインメント） という内容のエラッタが報告されています。
PLL calibration 機能は、このデータミスアラインメントを回避するために有効な機能です。
PLL calibration 機能を有効にした場合には、リセット解除後に特殊な初期化シーケンスを流す必要があります。
詳細につきましては、各デバイスの Device Handbook より該当ページを参照ください。
Stratix IV デバイスの場合
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/stratix-iv/stx4_siv54001.pdf
P1-53、Table 1-41を参照ください。
Stratix III デバイスの場合
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/stx3/stx3_siii52001.pdf
P1-23、Table1-26を参照ください。
経験豊富なFAEが