条件を指定して絞り込む
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DSP Builder で FPGA のデザインを設計する場合、動作クロックを指定する方法を教えてください。
DSP/Filter
クロック/PLL
DSP Builder では、Clock ブロックセットが用意されております。
このブロックセットに対してクロック周期の値を設定することで、FPGA のベース・クロックを設定することができます。
尚、このブロックセットを使用しなかった場合、デフォルトの20ns (50MHz) が設定されます。
経験豊富なFAEが