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ステートマシーンの記述をしましたが、コンパイルレポート上でステートマシーンとして論理合成されません （State Machine Viewer でも認識されておりません）。 ステートマシーンとして合成させるためにはどうすればよいでしょうか？
Quartus Prime
Quartus II メニューバー より、 Assingments ⇒ Settings ⇒ Analysis & Synthesis ⇒ More Settings ⇒ Extract Velilog/VHDL State Machines が "OFF" されている可能性があります。
こちらの設定を "ON" にして再コンパイルしコンパイルレポートをご確認願います。
こちらはデザインのステートマシン回路を検出するオプションであり、リソースの低減やパフォーマンス向上のためにステートマシンとして最適化を行います。
"OFF" の場合にはコンパイラはその回路を通常の論理として扱い最適化します。
経験豊富なFAEが