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FPGA のコンフィギュレーション・モードで、MAX II を使用した Parallel Flash Loader (PFL) を使用します。 PFLを設計して実装する時の推奨設定などはありますか？
IP
PFL が不定の状態になることを防止するため、Safe State Machine の設定をイネーブルにしておくことを推奨しています。 この事は、下記 URL リンクのアプリケーションノート AN386の PFL IP Core に詳細な記述がございますので、ご参照ください。
https://www.altera.com/en_US/pdfs/literature/an/an386.pdf
Quartus II の設定方法を以下に示します。
Assignments メニュー ⇒ Settings ダイアログ・ボックスを選択
Analysis & Synthesis Settings ページのMore Settings をクリック
このオプションを ON に設定
経験豊富なFAEが