Intel:タイミング検証をしています。 クロック to アウトプット(tco)またはセットアップ・タイム(tsu)のバラつきを抑える方法はありますか?
I/O タイミングのばらつきを低減させる手段の一つとして、I/O エレメント・レジスタのを活用する方法があります。
I/O エレメント・レジスタを使用するためのオプションは、Assignment Editor (Assignments メニュー)より目的のピンに対して設定します。なお、I/O エレメント・レジスタをサポートしているデバイスは、Stratix シリーズ、Cyclone シリーズ、Arria シリーズ、APEX シリーズ、FLEX シリーズ (FLEX 6000 を除く) です。
・ tsu ⇒ データ入力ピンに対して設定
オプション名 Fast Input Register
・ tco ⇒ データ出力ピンに対して設定
オプション名 Fast Output Register
設定の操作方法に関しては、エルセナ資料 『Quartus II はじめてガイド - よく使用する Logic Option 設定方法 (個別設定)』 の "IOE レジスタの設定" をご参照下さい。
デザイン構成として以下の仕様は I/O エレメント・レジスタを実現できません。ご注意ください。
・ レジスタと I/O ピン間に組み合わせ回路が含まれている。
・ 1つの入力ピンの信号が、2つ以上のレジスタへ Fan-Out している。
(※ デザインにより、コンパイラが複数のレジスタを自動的にマージする場合があります。その場合に
は I/O エレメント・レジスタが適応される可能性があります。)
・ 1つの最終段レジスタの出力信号が、2つ以上の出力ピンへ Fan-Out している。
(※ デザインにより、コンパイラが複製レジスタを自動的に挿入する場合があります。その場合には、
I/O エレメント・レジスタが適応される可能性があります。)