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Intel:ボトムアップで LogicLock を行うため、下位階層のデザイン・ファイルをコンパイルしています。 下位階層デザインの入出力信号(ポート)が多くターゲット・デバイスのピン数を超えてしまうため、フィッティング・エラーになりコンパイルできません。

Quartus Prime

回路として最終的に中間信号になる下位階層デザインの I/O ポートに対し、仮想ピンとして指定することで回避することができます。仮想ピンに指定された I/O ポートは、ターゲット・デバイスの内部ロジックにマッピングされます。

仮想ピンの指定は、Quartus II のオプションにより設定にします。

Assignment Editor において、目的のピンに対し "Virtual Pin" オプションを設定してください。
 
詳細は、資料 『Quartus II はじめてガイド - よく使用するロジック・オプション設定方法(個別設定)』 より、 "仮想ピンの設定" をご参考ください。

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