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Intel：デザイン・ファイルやデザイン内の一部のプリミティブに対し、個別制約をかけるにはどのように設定すればよろしいでしょうか？
Assignment Editor で制約をかけることが可能です。
下記にフォーマット別に設定方法をご案内いたします。
■ プリミティブに対しての制約方法
・回路図フォーマットの場合
bdf 上から制約をかけたいプリミティブを右クリック ⇒ Locate ⇒ Locate in Assignment Editer を選択
Assignment Editor が起動しますので、Assignment Name 欄から任意の制約を設定
・VHDL/Verilog HDL の場合
論理合成を実行後、Tools ⇒ Netlist Viewers ⇒ RTL Viewer を選択
制約をかけたいプリミティブを右クリックし、Locate ⇒ Locate in Assignment Editer を選択
Assignment Editor が起動しますので、Assignment Name 欄から任意の制約を設定
■ デザインファイルに対しての制約方法
Analysis & Elaboration を実行後、Project Navigator ウインドウの Hierarchy タブを選択すると、使用さ
れているデザインファイルが表示されます。（階層設計されている場合は接続ツリーで表示）
制約をかけたいプリミティブを右クリックし、Locate ⇒ Locate in Assignment Editer を選択
Assignment Editor が起動しますので、Assignment Name 欄から任意の制約を設定
経験豊富なFAEが