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Intel：PLL を使用したデザインをコンパイル実施したところ、Critical Warning にこのようなメッセージが表示されました。どのような意味でしょうか？
<ワーニング・メッセージ>
Message : PLL ”＜name＞” has settings that may cause the lock circuit to fail due to high compensation variability.
CAUSE: You instantiated a PLL with settings that may cause the lock circuit to fail due to high compensation variability.
ACTION: To avoid getting this warning, disconnect the lock circuit or increase the bandwidth for the specified PLL (for example, use medium or high bandwidth).
Otherwise, contact Altera Applications for assistance.
この Critical Warning は、ALTPLL 機能で使用される Lock 信号が動作中に外れる可能性があることを示しております。
このメッセージは設計者側の設定値によって表示される可能性があります。
解決策として、
1）Megawizard Plug-In Manager の GUI 上で PLL の設計を行う際、bandwidth 設定がありますので、そ
の値を変更し、再度コンパイルを実行。
2）PLL の入力クロックと出力クロックの位相関係を注意してモニタする必要がない場合は、Lock 信号を
使用しない設定にする。
（PLL の Lock が外れていても出力 Jitter が悪く、品質に問題があることを意味しているわけではあり
ません）
経験豊富なFAEが