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Intel：HDL 言語のステートマシン記述で、default（Verilog-HDL 言語）、when others（VHDL）の記述をしましたが、正常に動作しません。 実機にて動作確認を行ったところ、イリーガルステートになっていると思われる動作をしています。対処法はありますか？
Quartus Prime
アルテラ社の Quartus II ソフトウェアでは、HDL 言語でステートマシン記述を行った場合、default（Verilog-HDL言語）、when others（VHDL）記述は、最適化される場合がございます。
したがって、設計上でこれらの記述を行っていても、何らかの要因でステートが不正なステートに遷移した場合、復帰できなくなるという現象が起こります。
この現象の回避方法は、以下に示す Quartus II の設定を ”On” にしてください。
1. Assignments ⇒ Settings を選択。
2. Analysis & Synthesis Settings ⇒ More Settings ボタンをクリック。
3. Safe State Machine を ”On” に設定。
経験豊富なFAEが