Intel:Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、受信データのフロー制御は可能でしょうか?

Quartus Prime トランシーバー

カテゴリー: Triple Speed Ethernet
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FIFO を実装しない構成の場合、上位側との受信パス(Avalon-ST)上ではバックプレッシャーを
サポートしていないため、上位側がデータを受信する準備が十分でない状態では、
受信したデータは破棄されてしまいます。

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/archives/ug-ethernet-15.1.pdf#page=41

(Frame Writing で検索すると、以下の記述を確認できます。)

MAC variations without internal FIFO buffers do not support backpressure on the Avalon-ST receive interface.
In this variation, if the receiving component is not ready to receive data from the MAC function,
the frame gets truncated with error and subsequent frames are also dropped with error.

送信パス経由でポーズ・フレームを転送元に送信することで、一定の期間だけデータの送信が停止されるので、
フロー制御が実現します。

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