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Intel：PHY Lite for Parallel Interfaces Intel FPGA IP を使用しています。Avalon Memory-Mapped Interface から Control Register の Pin Output Delay を設定した場合、PHY Lite IP の外部端子に状態が 反映されるまでの時間はどのくらいでしょうか？
外部メモリー
カテゴリー： メモリーインターフェース
ツール： Quartus® Prime Pro Edition
デバイス： -
PHYLite のユーザーガイドによりますと、VCO の clock数で約50clkと記載されています。
正確な値につきましては、RTL simulation を実行してご確認ください。
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug_altera_phylite.pdf#page=58
3.2.5.3. Reconfiguration Features and Register Addressing
For example, it takes approximately 50 VCO clock cycles for the output delay to change value. Perform an RTL simulation to show an accurate timing which correlates to the hardware operation.
経験豊富なFAEが