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Intel：Arria® 10 I/O PLL Reconfiguration を行う際に PLL Reconfig Intel FPGA IP に対してレジスタ設定を行いますが、レジスタにライトした値が正常に書き込まれていません。何故でしょうか？
Arria
コンフィグレーション/プログラミング
カテゴリー：コンフィグレーション/プログラミング
ツール：-
デバイス：Arria® 10
PLL Reconfig Intel FPGA IP の レジスタアクセス時のクロックは、mgmt_clkを使用し、外部からの安定したクロック（free runnning のクロック）を供給する必要があります。
詳細は下記の資料をご参照ください。
AN 728: I/O PLL Reconfiguration and Dynamic Phase Shift for Intel® Arria® 10 and Intel Cyclone® 10 GX Devices
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an728.pdf
（Design Considerations > Other Design Considerations）
I/O PLL reconfiguration interface supports a free running mgmt_clk signal.
経験豊富なFAEが