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Intel：OpenCL™ のカーネル作成において、Quartus® Prime で用意されている IP をそのまま使用することは可能ですか？
カテゴリー：OpenCL™
ツール：インテル® FPGA SDK for OpenCL™
デバイス：-
可能ではありますが、いくつか制約があるため基本的には難しい状態です。
以下に制約がまとめられています。
Intel FPGA SDK for OpenCL Pro Edition: Programming Guide
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/opencl-sdk/aocl_programming_guide.pdf
（Restrictions and Limitations in RTL Support for the Intel FPGA SDK for OpenCL Library Feature で検索）
この中に I/F が Avalon ST であることという制約があるのですが、用意されている IP はほとんどが Avalon MM のため実質仕様が難しい状態となります。
An RTL module must use a single input Avalon-ST interface.
That is, a single pair of ready and valid logic must control all the inputs.
他にも、入出力のデータ幅をカーネルに合わせることやライブラリー同士の接続ができないなどの制約もあるので、使用を検討する際はこれらの制約を十分注意してください。
RTL modules cannot connect to external I/O signals.
All input and output signals must come from an OpenCL kernel.
経験豊富なFAEが