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Intel：DDR3 を搭載した FPGA ボードで、メモリークロックと DQA 信号をオシロスコープで測定し tDQSCK の JEDEC 規格適合チェックを行ったところデータシート既定の範囲から大きく逸脱し NG となりました。 FPGA のボール直下のビアを測定ポイントとしていますが、問題ありますか？
IP
カテゴリ：外部メモリー・インターフェイス
ツール：-
デバイス：-
測定点が正しくありません。メモリーデバイス側で測定する必要があります。
tDQSCK は JEDEC 規格書に tDQSCK: "DQS, #DQS rising edge output access time from rising CK, #CK”と記載されており、対象は DDR3 SDRAM デバイスの I/O ピン(ball) の差動 CK - 差動 DQS のエッジ間の時間差となります。
経験豊富なFAEが