Intel：Quartus® Prime Standard Edition v17.1 を使用しています。External PLL で LVDS を構成したとき、derive_pll_clocks で制約した loadena の clock について、タイミング・レポートを見ると PLL の設定と異なる値になります。 - 半導体事業

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Intel：Quartus® Prime Standard Edition v17.1 を使用しています。External PLL で LVDS を構成したとき、derive_pll_clocks で制約した loadena の clock について、タイミング・レポートを見ると PLL の設定と異なる値になります。

カテゴリ：タイミング制約/解析
ツール：Quartus® Prime
デバイス：Arria® 10

Quartus® Prime Standard Edition v17.1 にて確認されている問題です。
対策として、loadena に対して、create_generated_clock で SDC タイミング制約を追加してください。

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