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Intel：Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ（GIC）について、リファレンス・マニュアルに割り込み要因がリストされていますが、Interrupt Name が cpu0_deflags0~6 と cpu1_deflags0~6 で記載される割り込みは何の要因で発生する割り込みですか？
カテゴリ：SoC
ツール：SoC EDS
デバイス：Cyclone® V
DEFLAGs (cpu0/1_deflags0~6) は、浮動小数点演算ユニット（NEON/FPU）起因の例外割り込みです。
下記リンク先の「Table A-24 Exception flags signals」に記載されます。
http://infocenter.arm.com/help/topic/com.arm.doc.100486_0401_10_en/ada1443777343290.html
DEFLAGSn[6:0]
- Bit6 gives the value of FPSCR27
- Bit5 gives the value of FPSCR7
- Bits[4:0] give the value of FPSCR[4;0]”
DEFLAGsの各ビットには FPSCR (Floating-Point Status and Control Register) の特定のビットが割り当たりますが、FPSCR の仕様は、浮動小数点演算ユニット（NEON もしくは FPU）のマニュアルに記載されています。
Cortex-A9 NEON Media Processing Engine Technical Reference Manual
http://infocenter.arm.com/help/topic/com.arm.doc.ddi0409i/Chdfifdc.html
Cortex-A9 Floating-Point Unit Technical Reference Manual
http://infocenter.arm.com/help/topic/com.arm.doc.ddi0408i/Chdfifdc.html
FPSCR[31:0]
- Bit27 QC このビットに最後に0 が書き込まれた後で、アドバンストSIMD 整数演算の飽和が発生した場合、1 にセットされます。※
- Bit7 IDC 入力非正規化累積例外フラグ※
- Bit4 IXC 不正確累積例外フラグ※
- Bit3 UFC アンダーフロー累積例外フラグ※
- Bit2 OFC オーバフロー累積例外フラグ※
- Bit1 DZC 0 による除算の累積例外フラグ※
- Bit0 IOC 無効演算の累積例外フラグ※
※）例外フラグであるFPSCR のビット27、ビット7、ビット[4:0] はDEFLAGS 出力にエクスポートされるため、必要に応じてプロセッサの外部から監視できます。
本内容は、Arria® V SoC および Arria® 10 SoC についても同様です。
Cyclone® V Hard Processor System Technical Reference Manual
https://www.intel.com/content/www/us/en/programmable/documentation/sfo1410143707420.html
（GIC Interrupt Map で検索してください。）
経験豊富なFAEが