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Intel：エリア（カーネルが使用する回路ブロック）を小さくするには、どのようにすれば良いですか？
OpenCL
カテゴリ：OpenCL™
ツール：インテル® FPGA SDK for OpenCL™
デバイス：Cyclone® V
下記のドキュメントにエリアの最適化に関する説明がありますので、参照ください。
Intel® FPGA SDK for OpenCL™ Pro Edition Best Practices Guide
https://www.intel.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/opencl-sdk/aocl-best-practices-guide.pdf
（Strategies for Optimizing FPGA Area Usage の項目）
経験豊富なFAEが