Intel:DSP Builder を用いて生成したフィルタの HDL コードのシミュレーション方法について、フィルタ特性が確認できるような入力信号をユーザが作る必要がありますか?

DSP/Filter

カテゴリ:DSP
ツール:DSP Builder
デバイス:-


Simulink® シミュレーションの動作と全く同じ入出力で HDL シミュレーションが行われるようにテストベンチが自動生成されます。
Simulink シミュレーションの方でフィルタ特性が確認できるよう、ユーザがモデル構築時に配慮する必要はあります。

【手順概要】

  1. DSP Builder ブロックで FPGA 化したいデザインをモデル化します。その際に Simulink シミュレーション用に特性確認を意識した入出力を Simulink オリジナルブロック等で作成します。
  2. Simulink シミュレーションを実施して、モデルの特性が意図したものであることと、デザインとして問題の無い事を確認します。その際、生成機能を On にしておけば、HW になる HDL と、ModelSim® シミュレーション用のテストベンチが両方生成されます。
  3. DSP Builder から ModelSim® を起動し、HDL シミュレーションを指示します。テストベンチは Simulink シミュレーションと同じ入出力の値をダンプファイルを利用して適用する様になっており、Simulink シミュレーションと全く同じ動作が HDL シミュレーションで確認されます。(万一何らかの問題で不一致があればメッセージが表示されます。)


詳細な手順はハンドブックでご確認ください。
https://www.altera.com/en_US/pdfs/literature/hb/dspb/hb_dspb_adv.pdf


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