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Intel：V シリーズの FPGA で、PLL を使用する場合、リファレンス・クロックが入力されて PLL がロックするまでの期間で Locked 信号はトグルしますか？
カテゴリ：IP(Other)
ツール：Quartus® Prime
デバイス：Stratix® V、Arria® V、Cyclone® V
V シリーズのデバイスの場合、Lock 信号はトグルしません。
下記の KDB にも情報がありますので、参考してください。
Will the Locked port of the PLL toggle whilst it is in the process of acquiring lock to the input reference clock?
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd04282016_719.html
経験豊富なFAEが