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Intel：Arria® 10 や Arria® V、Cyclone® V の Hard Processor System (HPS) 側のメモリコントローラに接続する際の注意点はありますか？
Arria
SoC FPGA
カテゴリ：SoC
ツール：SoC EDS
デバイス：Arria® 10、Arria® V、Cyclone® V
FPGA-to-SDRAM のブリッジ経由であれば、4GB 全領域へアクセス可能です。
注意として、CPU から直接 SDRAM を参照する場合には、アクセスできる範囲に制限があります。
CPU から、SDRAM の先頭 1MB (0x00000000～0x000FFFFF) と、終盤 1GB (0xC0000000～0xFBFFFFFF) を参照するにはレジスタ設定が必要です。
終端 64MB (0xFC000000以降) は CPU からは参照できません。
（HPS-to-FPGA ブリッジを介して、FPGA 側から FPGA-to-SDRAM 経由で参照するなどの工夫が必要です。）
詳細は、それぞれのデバイスの HPS Technical Reference Manual の「The SDRAM Region」の項を参照ください。
経験豊富なFAEが