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Intel：SerialLite II (SLII) IP の Clock Compensation 設定を有効・無効ににするのはどのように判断したら良いですか？
IP
クロック/PLL
カテゴリ：IP（その他）
ツール：Quartus® Prime / Quartus® II
デバイス：－
Transceiver PHY の refrence clk が SLII の data rate / (SLII のtransfer size* 10) と等しくなければ使用できない設定です。
Clock Compensation の設定は reference clk とトランシーバのパラレル・クロック（SLII で使用されている clk）との偏差をモニタし、クロック間の偏差を補償するために padding します。
100ppm か 300ppm の選択はクロックの精度にも依存します。
参考情報
https://www.altera.com/documentation/vgo1460114604194.html
（Clock Compensation で検索してください。）
経験豊富なFAEが