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Arria® V SoC の SDRAM PLL から出力される ddr_dqs_base_clk の周波数について、ドキュメントにはスピード・グレードによって異なると記載されていますが、具体的な数値を教えてください。
SoC FPGA
クロック/PLL
カテゴリ：SoC
ツール：－
デバイス：Arria® V
ddr_dqs_base_clk は動作周波数と同じ周波数です。
下記 RocketBoards.org の Web ページから、リファレンス・クロックやプリローダ、SDRAM PLL の設定を入力すると、SDRAM PLL の出力周波数を確認することができます。
http://rocketboards.org/foswiki/view/Documentation/PreloaderClockingCustomization131
（Preloader Parameters や Compute Clocks の項目をご覧ください。）
経験豊富なFAEが