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SDC ファイルに derive_pll_clocks の制約を記述すれば、FPGA 外部から供給される PLL のリファレンス・クロックの制約も自動で追加されますか？
タイミング制約/解析
カテゴリ：タイミング制約/解析
ツール：Quartus® Prime / Quartus® II
デバイス：－
derive_pll_clocks は PLL の出力クロックを自動制約をかける記述です。
FPGA 外部から供給される PLL のリファレンス・クロックは、create_clock で制約を与える必要があります。
または、derive_pll_clocks -create_base_clocks で FPGA 外部から供給される PLL のリファレンス・クロックも自動で制約されますが、FPGA 外部から供給されるクロックは create_clock できちんと制約することをお勧めします。
経験豊富なFAEが