カテゴリ：プログラミング/コンフィギュレーション
ツール：Quartus® Prime / Quartus II
デバイス：Arria® 10


理論上は差分はありません。
PR コントローラ IP と PR ブロック間のインタフェースにて最速でも clk = 100MHz、data width = 32 の構成となり、コントローラ構成がどちらの場合も上記を満たした条件で設計する必要があるためです。

ただし、必ず Clock Clossing Bridge を使用しなければならないということではありません。
Qsys では自動でクロック・ドメインの違いを吸収するために Clock Crossing Adapter が挿入されます。
Clock Crossing Adapter はハンドシェイク・プロトコルもしくは FIFO により調整を行うので、シンプルなデザイン構成やレイテンシを考慮する必要がある場合は、こちらが有効な手法となる場合があります。

詳細は下記の資料を参照してください。
https://www.altera.co.jp/ja_JP/pdfs/literature/hb/qts/qsys_optimize_j.pdf
（クロック・クロッシング 等のキーワードで検索してください。）