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FIR コンパイラ II MegaCore ファンクションを使用したデザインをコンパイルしたところ、ターゲットの FPGA の DSP ブロックのリソースが足りずにコンパイルでエラーとなりました。リソースを減らす方法があれば教えてください。
IP
DSP/Filter
Quartus Prime
カテゴリ：DSP
ツール：Quartus® Prime / Quartus II
デバイス：－
設計仕様にも依存しますが、以下の対処方法があります。
- 方法1
フィルタのサンプリング・クロックを、動作クロックよりも低速に変更
例えば、次のように動作クロックとサンプリング・クロックを共に 100MHz に設定して、フィッティング・エラーに遭遇したとします。
Clock Rate：100
Input Sample Rate (MSPS)：100
この場合、次のように サンプリング・クロックを 200kHz に変更すると、フィッティング・エラーが解消します。
Clock Rate：100
Input Sample Rate (MSPS)：0.2
フィルタのサンプリング・クロックが動作クロックと比較して十分低速なので、最小限の DSP ブロックを時分割で共有することが可能になります。
- 方法2
Symmetrical に変更
フィルタ係数が対称性を持っている場合、Coefficients タブの Symmetrical 欄のプルダウン・メニューを Symmetrical に変更するとタップ数を半分になり、その結果、DSP ブロックの使用数も半分になります。
経験豊富なFAEが