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Intel：MAX 10 デバイスにおいて、PLL の入力クロックの隣にユーザ I/O ピンをアサインしたら下記エラーで配置ができません。
MAX
クロック/PLL
＜メッセージ＞
Error (18496): The Output in pin location (pad_) is too close to PLL clock input pin () in pin location (pad_)
カテゴリ：仕様
ツール：Quartus® Prime / Quartus II
デバイス：MAX® 10
このエラーは、MAX 10 デバイスの E144 パッケージでのみ発生します。
PLL クロック入力ピンは Simultaneous Switching Noise (SSN）ジッタに敏感です。
MAX 10 デバイスの E144 パッケージでは、PLL を安定して使用するために PLL クロック入力ピンの左右に出力ピンおよび双方向ピンを配置することはできません。
詳細は、下記ドキュメントを参照してください。
https://www.altera.com/en_US/pdfs/literature/hb/max-10/m10_sidg.pdf
（Clock and Data Input Signal for MAX 10 E144 Package セクションの PLL Clock Input Pins を参照してください。）
＜注意＞
Quartus Prime v16.0 よりも前のバージョンでは、PLL 入力クロックの左右に出力ピンまたは双方向ピンを配置しても上記エラー（ID:18496）が発生しませんので注意してください。
経験豊富なFAEが