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Intel：Arria® 10 FPGA のハンドブックや LVDS SERDES Intel FPGA IP User Guide を見ると、LVDS Transmitter においてクロックをセンター・アラインで出力できるようですが、どこで設定できますか？
カテゴリ：仕様
ツール：Quartus® Prime / Quartus II
デバイス：Arria® 10
LVDS SERDES Intel FPGA IP の出力クロックとデータの関係性は、IP Parameter Editor 内の Transmitter Settings タブの下記の項目で設定します。
- Desired tx_outclock phase shift (degrees) :
- Tx_outclock division factor (degrees) :
＜例：センターアラインの設定（Division Factor x8、Phase Shift 180° に設定する場合＞
Desired tx_outclock phase shift: 180
Tx_outclock division factor: 8
＜例：エッジアラインの設定（Division Factor x8、Phase Shift 0° に設定する場合＞
Desired tx_outclock phase shift: 0
Tx_outclock division factor: 8
詳細は、下記ドキュメントを参照してください。
https://www.intel.com/content/www/us/en/docs/programmable/683461/current/clocking-differential-transmitters.html
（5.6.6.1. Clocking Differential Transmitters をご参照ください）
＜記述内容＞
You can set the phase of the clock in relation to the data at 0° or 180° (edge- or center-aligned).
The I/O PLLs provide additional support for other phase shifts in 45° increments.
https://www.intel.com/content/www/us/en/docs/programmable/683520/22-1-20-0-1/setting-the-transmitter-output-clock.html
（Figure 8. 180° Center Aligned tx_outclock x8 Serializer Waveform with Division Factor of 8 をご参照ください）
経験豊富なFAEが