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Hard Processor System (HPS) の f2h_irq0 端子 (FPGA 側から HPS 側への割り込み信号) に、periphclk とは別のクロックに同期した割り込み信号を入力して問題ないでしょうか？
SoC FPGA
カテゴリ：SoC
ツール：Quartus® II (Qsys)
デバイス：－
非同期の割り込み信号を使用して問題ありません。
非同期の信号であっても periphclk で同期化される構造となっています。
経験豊富なFAEが