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Intel：Triple Speed Ethernet (TSE) IP と外部 PHY (RGMII) を使用した場合、FPGA の I/O にはどのようなタイミング制約をかけたらよいでしょうか？
IP
タイミング制約/解析
カテゴリ：タイミング制約/解析
ツール：Quartus® II
デバイス： -
下記のページに TSE RGMII Interface の制約方法が記載されていますので、ご参照ください。
https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
経験豊富なFAEが