Stratix V デバイスの Qsys ベース PCI-Express Rootport Avalon-ST デザインをシミュレーションする方法を教えてください。
PCI Express
Quartus II のインストール・ディレクトリにサンプルの Qsys デザインとシミュレーション・モデルが格納されています。
これを使用することで、PCI-Express を Rootport でシミュレーションすることができます。
手順は以下の通りです。
[手順]
- Quartus II のインストール・ディレクトリに格納されている sv ディレクトリを選択してください。
(例)
<インストール・ディレクトリ>/ip/altera/altera_pcie/altera_pcie_hip_ast_ed/example_designs/ - pcie_de_rp_gen1_x から始まる .qsys ファイルを作業ディレクトリにコピーしてください。
- Qsys を起動後、Fileメニュー ⇒ Open ⇒ .qsys 選択し、その後 Generate メニュー ⇒ Generate Testbench System を選択してから、以下の設定を行って Generate を選択してください。
Create testbench Qsys system ⇒ Standard,BFMs for standard Qsys interfaces
Create testbench simulation model ⇒ Verilog
Allow mixed-language simulation ⇒ Turn this option off - ModelSim を起動し、File メニュー ⇒ Change Directory で以下のディレクトリに移動してください。
<作業ディレクトリ>/pcie_de_rp_gen1_x*/testbench/mentor
- ModelSim の Tools メニュー ⇒ Tcl ⇒ Execute Macro.. から msim_setup.tcl を選択し、Transcript ウィンドウに ld_debug とタイプして実行します。
- Sim ウィンドウ(Sim タブ)から pcie_de_rp_gen1_x*tb を右クリックし、Add_Wave を選択して、観測する波形を設定します。
- run -all とタイプして実行すると、シミュレーションが開始されます。
※ ModelSim-Altera Edition や ModelSim-Altera Starter Edition でシミュレーションを行うこともできます。
※ この方法は、v14.0 におけるやり方です。他のバージョンでは、若干異なる可能性があります。