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FPGA と PCI-Express (PCIe) エッジ・コネクタ間の品質を保証する為、コンプライアンス・テスト（物理層）を考えています。どのような試験を行えばよいのでしょうか？また、そのためのデザインは用意されていますか？
PCI Express
IP
アルテラでは、下記リンク先の Altera Wiki にあるデザインを使用してコンプライアンス・テストを行っています。
http://www.alterawiki.com/wiki/PCI_SIG_Gen3_x8_Merged_Design_-_Stratix_V
基本的には、PSI-SIG で規定されている内容に則って行っています。
Rx 側の評価は、負荷を与えた信号を発生させ（BERT のジェネレータ側）、正しく受信できるかを判定します。
Tx 側の評価は、ループバックで受信したデータを Tx 側から出力させ、外部のエラー・ディテクタで検出します。
なお、ループバック・モードでは HOST 側から TSOS を送信し、それを受信することで Link Training Status State Machine (LTSSM) を遷移させることが可能です。
また、Altera Wiki のデザインには Receiver Jitter Tolerance Design という項目もあるので、Rx の評価ではこちらも使用可能です。
作成 ： 2015年3月
経験豊富なFAEが