[オンラインセミナー] DDR4 ランダムアクセスの効率に関連する設定 ~Intel Agilex® 7 FPGA 編~ <無料>

本イベントの開催は終了いたしました。

イベントの特徴

Intel Agilex® 7 FPGA で DDR4 ランダムアクセス時に効果的な設定は?

FPGA から DDR4 に対してランダム・アドレスでアクセスをおこなう場合、連続アドレスに比べて効率は低下しますが、発行するコマンドの順序を入れ替えることで効率が改善される場合があります。

このオンラインセミナーでは、コマンド発行の順序変更に関する設定など、外部メモリー・インターフェース IP の効率向上オプションと各設定の動作事例について紹介します。

 

■対象デバイス

 - Intel Agilex® 7 FPGA

こんな人にオススメです!

・インテル® FPGA 設計者 (特に外部メモリー・インターフェースを担当される方)

・Intel Agilex® 7 FPGA の使用を検討している方

日程・お申し込み

日程 時間 会場 定員 お申し込み
2024/02/08
(木)
  • 11:00-11:30

ご自分のデスク

  • -
受付終了

アジェンダ

時間 内容
30分

- 外部メモリー・インターフェース(EMIF) インテル® FPGA IP の効率向上オプション
- 動作事例

持ち物

なし

主催・運営

マクニカ アルティマ カンパニー

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