DDR ( Double Data rate )

DDR と FPGA のインターフェース部分です。FPGA 内のメモリー・コントローラーはクロックの立ち上がりと立下りでデータを取ります。

下図の DATA は各 8 bit です。

DDR → SDR ( Single Data Rate )

FPGA 内ではユーザー回路へのデータの受け渡しが2段階でおこなわれます。まず1段階目として、ダブルレートのデータをシングルレートにします。

クロックの立ち上がりのみでデータを取るため DDR → SDR では、パラレルでデータ転送をおこないます。

1 つデータ幅は 8 bit なので総データ幅は 16 bit になります。

SDR → HDR ( Half Data Rate )

2 段階目としてシングルレートになったデータはさらに、ハーフ・レートになります。SDR 同様クロックの立ち上がりでデータを取るため、SDR → HDR ではパラレルでデータ転送をおこないます。

ただし、SDR と異なることは、動作周波数が半分になることです。動作周波数を半分にすることでデータ幅も SDR の倍、DDR の 4 倍となります。

1 つデータ幅は 8 bit なので総データ幅は 32 bit です。

HDR は動作周波数を半分にしても、データ幅を増やすことでデータをとるタイミングは DDR と変わりません。

DDR を HDR にすることで動作周波数が下がり、タイミング設計がしやすくなります。

＊ QDR のクロック周波数は DDR, SDR の 4 分の 1 でデータ幅は 8 倍です。