Intel:Arria® 10 SoC デバイスに 不揮発性 AES キーを書き込み後、jic ファイルを使用しコンフィグレーション ROM にプログラムしましたが、コンフィグレーションに失敗します。どのような原因が考えられますか?

ArriaQuartus Primeコンフィグレーション/プログラミング

Intel:Quartus® Prime Pro Edition ver.19.3 の SoC EDS Command Shell から Eclipse は正常に起動できますが、bsp-editor が起動できません。

SoC EDS/DS-5SoC FPGAStratix

Intel:Cyclone® V SoC において、SPI Master Module の spim0 でアクセスしたいのですが、u-boot でのリード/ライトコマンドの具体例を教えてください

CycloneSoC EDS/DS-5SoC FPGA

Intel:Cyclone® V SoC Address Map に関して、起動時は 0x0000_0000~0x1000_0000 が BOOT ROM+ON CHIP RAM で PREBOOT 後に UBOOT 起動時は REMAP されて 0x0000_00000 から SDRAM 空間へ変更になるのでしょうか?

CycloneSoC EDS/DS-5SoC FPGA

Intel:Hard Processor System (HPS) の DDR メモリー・コントローラーを使用しています。DDR メモリーのモードレジスターはどこの設定が反映されますか?

CycloneQuartus Prime外部メモリー

Intel:Linux が動作しているシステム上で、FPGA 部にインプリメントされているレジスターに対してのリード/ライトを行う場合、SoC EDS の socal.h に記載されている ALT_WRITE_WORD / ALT_READ_WORD の API 関数を使用できますか?

SoC EDS/DS-5SoC FPGA

Intel:Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。

CycloneSoC EDS/DS-5SoC FPGA

Intel:Quartus® Prime ver19.1 以降において、Nios® II Software Build Tools (SBT) for Eclipse(Nios® II EDS)環境を構築する方法を教えてください

Nios II

Intel:Stratix® 10 SoC (H-Tile) で、100G Ether の検証を行おうとしています。QSFP28 のコネクタには、Ethernet の Hard IP は接続されていますか?

IPStratixトランシーバーボード

Intel:外部からクロックを供給して Arria® 10 SoC Development Kit の SFPP からインタフェースしたいのですがどうすればいいでしょうか?

Arriaクロック/PLLボード

Intel:HPS (Hard Processor System) の EMAC の受信ディスクリプタ RDES0 Bit7:Timestamp Available, IP Checksum Error (Type1), or Giant Frame について Giant Frame エラーは発生しますか?

CycloneSoC FPGA

Intel:Cyclone® V SoC のブート用 eMMC の書き込み方法について、HPS Flash Programmer は eMMC には非対応ですか?非対応の場合、書き込み手段としてはどのような方法がありますか?

CycloneSoC FPGA

Intel:Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか?

CycloneSoC EDS/DS-5SoC FPGA

Intel:DE0-Nano-SoC と Atlas-SoC のキットの違いを教えてください。

CycloneSoC FPGA

Intel:Cyclone® V SoC の Hard Memory Controller (HMC) が内蔵されていないデバイスの消費電力見積を Early Power Estimator (EPE)シートで行っています。 Hard Processor System (HPS) 側の DDR SDRAM コントローラーを使用する場合は、IO シートにも DDR との接続するピンを追加する必要はありますか?

CycloneIPSoC FPGA消費電力・熱

Intel:Cyclone® V SoC でハード・プロセッサー・システム (HPS) の I/O で 3.0V の消費電力の見積もりができません。

電源/Enpirion

Intel:Cyclone® V SoC を使用したボードで EPCQA に .jic ファイルの書き込みを行うと、周辺バッファーと FPGA が書き込み中のみ発熱します。なぜですか?

Intel:Hard Processor System (HPS) の L2 Cache Filtering Register の初期値を教えてください。

SoC FPGA

Intel:Minimal Preloader (MPL) 内のどこで Qsys で設定した QSPI のクロック値が反映されるのかを教えてください。

SoC FPGAプラットフォーム・デザイナー

Intel:Arria® 10 SoC で FPGA を経由した Ethernet MAC インターフェイスは何が使えますか?

ArriaIP

Intel:Cyclone® V SoC (Cortex-A9) の MMU 設定について、Cache 属性の設定として選択できる Inner / Outer の意味を教えてください。

SoC FPGA

Intel:Cyclone® V SoC にて QSPI ブートの構成で Linux を使用していますが、Watchdog Timer の Timeout 発生後の再起動時に以下のようなログが表示されます。原因を教えてください。

SoC FPGA

Intel:Cyclone® V SoC を QSPI ブートの構成で Linux を使用しています。 Kernel バージョンを最近のバージョン(4.14.73-ltsi)に変更したところ、Linux からの QSPI Flash へのRead アクセスが期待通りに動作しなくなりました

CycloneSoC EDS/DS-5SoC FPGA

Intel:Cyclone® V SoC において、ハード・プロセッサー・システム(HPS)側での単精度・倍精度をベンチマークした結果はありますか?

SoC FPGA

Intel:Cyclone® V SoC / Arria® V SoC において、FPGA のデザインを変更した際に handoff ファイルが生成されますが、preloader の差替えが必要かの判断基準はありますか?

SoC FPGA

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの フィルタリング機能を有効にした場合、フィルタリング ID はいくつ設定できますか?

SoC FPGA

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの UMask(アクセプタンスマスク)とはどんな機能ですか?

SoC FPGA

Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

SoC FPGA

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

SoC FPGA

Intel:Cyclone® V SoC を使用して、PCI-Express (PCIe) Root Port IP の設計をしています。Root Port 自身の Configuration Register にアクセスで発行する TLP は CfgRd0/CfgWr0 or CfgRd1/CfgWr1 のどちらを使用すれば良い...

PCI Express