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Intel:Cyclone® V SoC の Hard Memory Controller (HMC) が内蔵されていないデバイスの消費電力見積を Early Power Estimator (EPE)シートで行っています。 Hard Processor System (HPS) 側の DDR SDRAM コントローラーを使用する場合は、IO シートにも DDR との接続するピンを追加する必要はありますか?

CycloneIPSoC FPGA消費電力・熱

Intel:Cyclone® V SoC でハード・プロセッサー・システム (HPS) の I/O で 3.0V の消費電力の見積もりができません。

電源/Enpirion

Intel:Cyclone® V SoC を使用したボードで EPCQA に .jic ファイルの書き込みを行うと、周辺バッファーと FPGA が書き込み中のみ発熱します。なぜですか?

Intel:Hard Processor System (HPS) の L2 Cache Filtering Register の初期値を教えてください。

SoC FPGA

Intel:Minimal Preloader (MPL) 内のどこで Qsys で設定した QSPI のクロック値が反映されるのかを教えてください。

SoC FPGAプラットフォーム・デザイナー

Intel:Arria® 10 SoC で FPGA を経由した Ethernet MAC インターフェイスは何が使えますか?

ArriaIP

Intel:Cyclone® V SoC (Cortex-A9) の MMU 設定について、Cache 属性の設定として選択できる Inner / Outer の意味を教えてください。

SoC FPGA

Intel:Cyclone® V SoC にて QSPI ブートの構成で Linux を使用していますが、Watchdog Timer の Timeout 発生後の再起動時に以下のようなログが表示されます。原因を教えてください。

SoC FPGA

Intel:Cyclone® V SoC を QSPI ブートの構成で Linux を使用しています。Kernel バージョンを最近のバージョン(4.14.73-ltsi)に変更したところ、Linux からの QSPI Flash へのRead アクセスが期待通りに動...

SoC FPGA

Intel:Cyclone® V SoC において、ハード・プロセッサー・システム(HPS)側での単精度・倍精度をベンチマークした結果はありますか?

SoC FPGA

Intel:Cyclone® V SoC / Arria® V SoC において、FPGA のデザインを変更した際に handoff ファイルが生成されますが、preloader の差替えが必要かの判断基準はありますか?

SoC FPGA

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの フィルタリング機能を有効にした場合、フィルタリング ID はいくつ設定できますか?

SoC FPGA

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの UMask(アクセプタンスマスク)とはどんな機能ですか?

SoC FPGA

Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

SoC FPGA

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

SoC FPGA

Intel:Cyclone® V SoC を使用して、PCI-Express (PCIe) Root Port IP の設計をしています。Root Port 自身の Configuration Register にアクセスで発行する TLP は CfgRd0/CfgWr0 or CfgRd1/CfgWr1 のどちらを使用すれば良い...

PCI Express

Intel:Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか?

ArriaSoC FPGA

Intel:Cyclone® V SoC 開発キットを使用して Board Test System(BTS) の Power Monitor で消費電力を測定したいのですが、ユーザ回路内に特殊な回路を実装する必要はありますか?

SoC FPGA

Intel:SoC FPGA を使用する際に Hard Processor System (HPS) から FPGA をコンフィギュレーションする際の注意点を教えてください。

SoC FPGA

Intel:Arria® 10 SoC で FPGA のみをリコンフィグレーションすることは可能ですか?

ArriaSoC FPGASoC EDS/DS-5

Intel:EN5366QI の MTBF 値を教えてください。

電源/Enpirion

Intel:Coretex™-A9 の機能である WFI/WFE State を Cyclone® V SoC で FPGA 側に通知することは可能ですか?

SoC FPGA

Intel:Cyclone® V SoC で Linux ベースの開発を行っています。DS-5™ で Linux アプリケーションのデバッグを実行しようとすると以下のようなエラーメッセージが表示されてしまいます。

SoC FPGASoC EDS/DS-5Embedded SW(OS)

Intel:U-Boot から FPGA のコンフィグレーションを行うと以下のようなエラーが発生します。対処法を教えてください。

SoC FPGASoC EDS/DS-5Embedded SW(OS)

Intel:Arria® 10 SoC の U-Boot において、FPGA をコンフィグレーションするコマンドはありますか?

ArriaSoC FPGASoC EDS/DS-5

Intel:Arm Compiler 5 においてヒープ領域にヒープ2 を使用することはできますか?

SoC EDS/DS-5

Intel:Cyclone® V SoC に搭載される ARM Cortex-A9 コアの最少命令実行時間についての資料はありますか?

SoC FPGA

Intel:Cyclone® V SoC のブートで、起動失敗によるリトライが発生した場合、どのような動作になりますか?

SoC FPGA

Intel:ARM® Development Studio 5™ (DS-5™) 上で Preloader をデバックする方法を教えてください。

SoC EDS/DS-5

Intel:Cyclone® V SoC のブートについて、FPGA 側のコンフィギュレーションを Hard Processor System (HPS) 側とは独立して動作させる構成を選択した場合、FPGA のコンフィギュレーション完了と HPS のブートが非同期で動作しますが、FPGA 側がコンフィグ未完了の状態で HPS 側のブートが先に動作することにより問題が生じる事はないですか?

SoC FPGA