Intel：Intel® Stratix® 10 Hard Processor System Address Map and Register Definitions にある System Manager グループの boot_scratch_cold0 ～ boot_scratch_cold8 レジスターの用途や値の範囲について教えてください。

Intel：Error (174068): Output buffer atom "XXX" has port "YYY" connected, but does not use calibrated on-chip termination

Intel：Arm® DS の Run/Debug Configuration において ターゲットの選択に項目が出てきません

Intel：Arria® 10 SoC の各 I/O ピンは、コンフィギュレーションが完了するまでどのような状態になっていますか。

Intel：Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

Intel：MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？

Intel：HPS (Hard Processor System) の Flash メモリー（QSPI, NAND）に JTAG 経由でファイル転送と書き込みを実施する方法を教えてください。

Intel：Cyclone® V SoC を使用しています。UBOOT で下記コマンドを入力しましたが EMAC0 の MDIO 信号が出力されません。

Intel：QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか？

Intel：Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか？

Intel：Cyclone® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが、sclk がありません。

Intel：Arria® V SoC において、HPS の SPI マスターを FPGA にルーティングしようとしていますが、各ポートの接続方法がわかりません。

Intel：Cyclone® V SoC で、Hard Processor System (HPS) の SPI マスターを FPGA にルーティングする際の、各ポートの接続方法を教えてください。

Intel：Arria® V SoC において、HPS の SPI マスターデバイスを FPGA にルーティングしようとしていますが sclk がありません。

Intel：Arria® 10 SoC デバイスに 不揮発性 AES キーを書き込み後、jic ファイルを使用しコンフィグレーション ROM にプログラムしましたが、コンフィグレーションに失敗します。どのような原因が考えられますか？

Intel：Quartus® Prime Pro Edition ver.19.3 の SoC EDS Command Shell から Eclipse は正常に起動できますが、bsp-editor が起動できません。

Intel：Cyclone® V SoC において、SPI Master Module の spim0 でアクセスしたいのですが、u-boot でのリード/ライトコマンドの具体例を教えてください

Intel：Cyclone® V SoC Address Map に関して、起動時は 0x0000_0000～0x1000_0000 が BOOT ROM+ON CHIP RAM で PREBOOT 後に UBOOT 起動時は REMAP されて 0x0000_00000 から SDRAM 空間へ変更になるのでしょうか？

Intel：Hard Processor System (HPS) の DDR メモリー・コントローラーを使用しています。DDR メモリーのモードレジスターはどこの設定が反映されますか？

Intel：Linux が動作しているシステム上で、FPGA 部にインプリメントされているレジスターに対してのリード/ライトを行う場合、SoC EDS の socal.h に記載されている ALT_WRITE_WORD / ALT_READ_WORD の API 関数を使用できますか？

Intel：Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。

Intel：Quartus® Prime ver19.1 以降において、Nios® II Software Build Tools (SBT) for Eclipse（Nios® II EDS）環境を構築する方法を教えてください

Intel：Stratix® 10 SoC (H-Tile) で、100G Ether の検証を行おうとしています。QSFP28 のコネクタには、Ethernet の Hard IP は接続されていますか？

Intel：外部からクロックを供給して Arria® 10 SoC Development Kit の SFPP からインタフェースしたいのですがどうすればいいでしょうか？

Intel：HPS (Hard Processor System) の EMAC の受信ディスクリプタ RDES0 Bit7：Timestamp Available, IP Checksum Error (Type1), or Giant Frame について Giant Frame エラーは発生しますか？

Intel：Cyclone® V SoC のブート用 eMMC の書き込み方法について、HPS Flash Programmer は eMMC には非対応ですか？非対応の場合、書き込み手段としてはどのような方法がありますか？

Intel：Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか？

Intel：DE0-Nano-SoC と Atlas-SoC のキットの違いを教えてください。

Intel：Cyclone® V SoC の Hard Memory Controller (HMC) が内蔵されていないデバイスの消費電力見積を Early Power Estimator (EPE）シートで行っています。 Hard Processor System (HPS) 側の DDR SDRAM コントローラーを使用する場合は、IO シートにも DDR との接続するピンを追加する必要はありますか？

Intel：Cyclone® V SoC でハード・プロセッサー・システム (HPS) の I/O で 3.0V の消費電力の見積もりができません。