Intel：Quartus® Prime ver.17.1 で、JIC ファイルを使用して EP4CE75 経由で ROM に書込みを行おうとするとエラーが発生します。

Intel：Nios II 用の Boot フィルを、Qsys 上で設定した On-Chip-Memory に格納する方法を教えてください。

EPCQ デバイスを使用しておりますが、コンフィギュレーションに失敗します。何か設定が必要ですか？

Intel：Nios® II Command shell で JIC (JTAG Indirect Configuration) を書き込む方法を教えてください。

Intel：Quartus® Prime のコマンド操作で ROM にあるプログラミング・データの Examine を実行したいのですが、quartus_pgm コマンドの -o ie オプションは EPCQ デバイスでも使用できますか？

Intel：Real-Time ISP モードで MAX® V にデザインを書き込む方法を教えてください。

Enable TX PLL dynamic reconfiguration (TX PMA)：チェックせず、Use external TX PLL (RX PMA)：チェックせず、Number of TX PLLs：1 の条件で Transceiver Native PHY を使用する場合、 pll select ピンはどうすれば良いでしょうか？

SDI TX にて映像データを送信しています。送信するフレーム情報を PCI-Express (PCIe) 経由で CPU に伝える為に、FRAME 信号の立ち下がりエッジで PCIe に割り込みを入れることは可能ですか？

Cyclone V SoC デバイスの Hard Processor System (HPS) 側の Ethernet Media Access Controlle (EMAC) のインタフェースについて、ケース1：HPS 側の I/O を使用した時、ケース2：FPGA 側の I/O を使用した時、それぞれどのようなインタフェースをサポートしていますか？

Data rate (TX, RX)：1Gbps、Reference clock frequency (TX)：100MHz、Selected CDR reference clock frequency (RX)：100MHz の条件で Transceiver Native PHY を使用をする場合、各入力ピンにどのようなクロックを接続すれば良いでしょうか？

Transceiver Toolkit で 8B10B を有効にできますか？

Platform Designer (旧 Qsys) において動作クロックの異なるコンポーネント同士を接続する場合はどうすれば良いですか？

Arria 10 デバイスの Partial Recnfiguration (PR) でコントローラ構成の違い（Internal / External）でのデザインの切替時間に差分はありますか？

以前設計したデザインを Arria 10 デバイスに移植作業をしたら、Fitter で下記エラーが発生します。解消方法を教えてください。

Qsys で automate slave default insertion を有効にした場合、未定義アドレスにアクセスするとどのような挙動となりますか？また、HPS (AXI Interface) から未定義のアドレスにアクセスした場合はどのような挙動となりますか？

Cyclone V GX デバイスでトランシーバの VOD を1など極端に小さく設定すると Quartus でコンパイルエラーになるのはなぜですか？

Quartus Prime アップデート・ファイルのインストール中にエラーが発生します。

Verilog-HDL で乗算器を記述した場合に、明示的に DSP ブロックを指定することはできますか？

VHDL で乗算器を記述した場合に、明示的に DSP ブロックを指定することはできますか？

MAX 10 デバイスのユーザ・フラッシュ・メモリ（UFM）の容量について、注意点はありますか？

FIR II コンパイラ IP でタップ数の設定や変更は可能ですか？

FIR II コンパイラ IP で窓関数の設定や変更は可能ですか？

Arria V デバイス で ALTLVDS_TX を使おうとしていますが、ピン配置によっては Fitter Error が発生します。どこを確認すればよいですか？

Altera Fault Injection (AFI) は、リソースを消費しますか？

Video and Image Processing Suite (VIP Suite) の Clocked Video Output (VCO) を使用しています。is_ready の信号がリセット解除時は High ですが時間が、経過すると Low のまま維持され映像が出力しません。

Arria 10 デバイスのトランシーバに内蔵されている PLL の種類とその個数を教えてください。

Single Data Rate (SDR) の SDRAM コントローラの IP はありますか？

FIR コンパイラ II MegaCore ファンクションを使用したデザインをコンパイルしたところ、ターゲットの FPGA の DSP ブロックのリソースが足りずにコンパイルでエラーとなりました。リソースを減らす方法があれば教えてください。

Stratix V デバイスにて、2.5Vバンクに LVDS 入力 及び 3.3V 入力を配置できますか？

Linux 用の Quartus Prime Lite Edition は Synopsys 社の VCS をサポートしていますか？