Intel:Questa® Sim のバージョン 2019.1 以降を使用して Quartus® Prime や Platform Designer 等で生成したシミュレーション用スクリプト(msim_setup.tcl 等)を実行すると下記のエラーが発生する場合があります

シミュレーション

Intel:Modelsin® でシミュレーション実行後に、表示していなかった信号を後から表示する方法はありますか?

シミュレーション

Intel:インテル® HLS コンパイラーで生成した IP を Platform Designer システムに追加し、シミュレーションモデル(VHDL)を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。

HLSQuartus Primeシミュレーションプラットフォーム・デザイナー

Intel:Nios®II を含むシミュレーションを行う場合、main() 関数が起動するまでの時間を短縮する方法はありませんか?

Nios IIシミュレーション

Intel:ALTCLKCTRL IP のシミュレーション・モデルを VHDL で生成して ModelSim でコンパイルすると、エラーになります。

IPQuartus Primeシミュレーション

Intel:Mentor® Graphics のシミュレーターを使用していますが、インテル® FPGA のデザインをシミュレーションする際はどのバージョンを使用すれば良いですか?

シミュレーション

Intel:ModelSim® - Intel® FPGA Edition をノードロックライセンスで使用しているマシンに、Windows のリモートデスクトップ経由でアクセスしてシミュレーションを実行すると、ライセンスエラーになります。

シミュレーション

Intel:Signal Tap でキャプチャした波形をテストベンチにする方法はありますか?

Quartus Prime

Intel:ModelSim® で Wave ウィンドウに観測したい信号を追加していくとシミュレーション速度が遅くなり、Wave ウィンドウから削除しても改善されません。

シミュレーション

Intel:AXI BFM Altera Edition のシミュレーションで Questa Sim で Load 時にエラーになります。

シミュレーション

Intel:ModelSim® - Intel® FPGA Edition を使った Nativelink シミュレーション環境での検証時に DCFIFO のローディングでエラーが発生します。

シミュレーション

Intel:AXI BFM (Bus Function Model) を組み込んだデザインを ModelSim® - Intel® FPGA Edition でコンパイルするとライセンス・エラーになります。なぜですか?

シミュレーション

Intel:AXI BFM (Bus Function Model) を組み込んだデザインを ModelSim® - Intel® FPGA Edition でコンパイルすると、"libaxi_IN_SystemVerilog_MTI_full.dll" が存在しないというエラーが出てしまいます。

シミュレーション

Intel:MAX® 10 を対象にしたデザインの .vo ファイルを ModelSim® - Intel FPGA Edition でシミュレーションした際に fiftyfivenm_lcell_comb の信号をモニタできません。

MAXシミュレーション

Intel:FIR Compiler II で Coefficients Reload オプションを有効にした場合、(インスタンス名)_sim フォルダ内に生成されるテキスト・ファイルについて教えてください。

DSP/FilterIP

Intel:PLL Reconfig のシミュレーションで出力周波数が変更されません。

クロック/PLLシミュレーション

Intel:2つの FPGA でチップ間を LVDS で通信をする構成で RX/TX を組み合わせてシミュレーションできますか?

IPシミュレーション

Intel:Remote System Upgrade IP のシミュレーションは可能ですか?

Quartus PrimeIP

Intel:データ幅 1bit で IP Catalog から FIFO(VHDL)を生成しシミュレーションするとエラーになります。

IPシミュレーション

Intel:デザイン内の一部のモジュールを暗号化させてシミュレーションする方法を教えてください。

シミュレーション

Intel:シミュレーション中に $fdisplay システムタスクを使用してファイルにメッセージを出力しています。ファイルに書き出すと同時にコンソールにも同じメッセージを表示させる方法はありますか?

Intel:ModelSim® のプロジェクト全体で SystemVerilog の 'define 定数を正しく認識させるにはどうしたら良いですか?

シミュレーション

Intel:アサーションを wave ウィンドウに add wave コマンドで追加するにはどうしたらいいですか?

シミュレーション

Intel:Cyclone® 10 GX で Altera GPIO IP(Verilog で生成)を ModelSim® でシミュレーションすると、vsim-3033 のエラーが発生します。

Cycloneシミュレーション

Intel:DSP Builder を用いて生成したフィルタの HDL コードのシミュレーション方法について、フィルタ特性が確認できるような入力信号をユーザが作る必要がありますか?

DSP/Filter

Intel:Quartus® Prime v15.1 で Cyclone® V の PLL を含めたシミュレーションを NativeLink で実行すると、実行途中で止まってしまいます。

Intel:ModelSim® の Wave Editor 機能にて生成したテストベンチ・ファイルのクロックがトグルしません。

シミュレーション

Intel:ModelSim® などでシミュレーションを行う時、基板上で Pull-Down している入力信号をテストベンチでどのように記述すれば良いですか?

シミュレーション

Intel:Cyclone® 10 LP において、Verilog HDL を使用した PLL IP のシミュレーションに関する既知の問題はありますか?

IPクロック/PLL

Intel:ModelSim® の transcript に表示されるメッセージの最初の方が消えてしまいます。

シミュレーション