Intel：Cyclone® III で FPGA 内部の POR (Power-On Reset) 回路がモニタしている電源は何ですか？

Cyclone III デバイスの 144-pin EQFP パッケージの Exposed Pad の寸法はすべて同じですか？

アルテラ・デバイスで PCI-Express を実現する際に、どのような構成が考えられますか？

Intel：Stratix シリーズ、Cyclone シリーズの内蔵メモリに初期値を設定しない場合、メモリの出力はいくつになりますか？

Intel：Altera 社 FPGA デバイスで、電源立ち上げ時の POR の挙動について教えてください。

Nios II システムの最低動作周波数はいくつですか?

Slew Rate 設定値が設定できるデバイスがありますが、設定値について Device Handbook に記載がありません。 設定値について教えてください。

Intel：FPGA/CPLD からの出力信号を、+5V-TTL デバイスの入力ピンへ接続を考えています。 この場合、レベル変換 IC は必要ですか？

不揮発性/揮発性の暗号化 (AES) は Cyclone IV でも対応していますか？

PCI Express を構成することのできるデバイスを教えてください。

Intel：出力ピンに対して、Slew Rate (Slow Slew Rate) オプションの制約をかけました。 このオプションは立上り、立下りのどちらに影響しますか？

Intel：FPGA で TMDS の信号をダイレクトに入力/出力できるデバイスはありますか？

PLL出力から、直接 LVDS 信号として出力することは出来ますでしょうか？

Intel：DDR 2 または DDR3 SDRAM High-Performance Controller はキャリブレーション付の OCT をサポートしていますか？

Intel：Programmable Pull-Up Resistor は、クロック入力専用ピン (CLK[0..15]) に設定できますか？

Intel：1つの PLL から何系統のクロックを生成することが可能ですか？

Intel：LVDS ピンのアサインを行う時に、LVDS 以外に LVDS_E_1R や LVDS_E_3R があります。どれを選択すれば良いですか？

Intel：アルテラ社のデバイスで Bus LVDS をサポートしているデバイスはありますでしょうか？

Intel：ALTPLL の Source-Synchronous モード機能を使用して、クロックと特定の入力データとを同期させるにはどのようにすれば良いですか？

Intel：TimeQuest Timing Analyzer を使用し、コンパイルを実行したところ、以下のクリティカル・ワーニングが発生しました。 対処方法を教えてください。

Cyclone IV デバイスにおいて、ALTLVDS_TX を使用した場合のシリアル・データ（tx_out）のビット・ポジションを教えてください。

Cyclone III / Cyclone IV で、EPCS プログラム用の10pin ヘッダを設ける場合、Device Handbook にあるダイオードとコンデンサは必須でしょうか？

LVPECL の入出力を FPGA で構成したいのですが可能ですか？

MegaWizard Plug-In Manager で Shift Register (RAM-Based) を作成し、コンパイルを実行したところ、Assertion Warning が発生します。 回避方法を教えてください

PLL 出力をユーザ I/O ピンより直接出力する際の注意点はありますか？