条件を指定して絞り込む

現在 3293 件がヒットしています。

メーカー

A

B

C

D

E

F

G

H

I

J

K

L

M

N

O

P

Q

R

S

T

U

V

W

X

Y

Z

Intel:Stratix® 10 の PCI-Express (PCIe) IP の PIPE インターフェイスの Version を教えてください。

IPPCI ExpressStratix

Intel:Stratix® 10 で PCI-Express を使用する場合、fPLL と ATX PLL のどちらを使用するのでしょうか?

IPPCI ExpressQuartus PrimeStratixトランシーバー

Intel:Arria® V GX は PCI-Express Lane Reversal 機能に対応しますか?また、Gen2 x2 構成には対応していますか?

ArriaIPPCI Express

Intel:Arria® 10 GX で PCI-Express Avalon-ST IP を実装していますが、以前のデバイスで使用できた Byte Enable 信号が見当たりません。

ArriaIPPCI ExpressQuartus Prime

Intel:Arria® 10 同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェイスを使用) の設計をしています。Endpoint 側から、自身に設定されている Configuration 空間の情報を取得する...

ArriaPCI Express

Intel:Stratix® 10 を使用して PCI-Express (PCIe) の設計を実施しています。Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において Minimum Pulse Width の違反が発生しています。

Stratixタイミング制約/解析PCI ExpressQuartus Prime

Intel:Cyclone® V で PCI Express を使用しています。100 MHz の Refclk を FPGA に対して供給していますが、外部でのカップリング、I/O Standard はどのようになりますか?

PCI Expressボード

Intel:Arria® 10 の PCI Express® ユーザ・ガイドに記載されている Recommended Speed Grades の意味を教えてください。

PCI ExpressArria

Intel:Arria® 10 の PCI-Express Protocol で Physical Layer のみを生成することは可能ですか?

PCI ExpressArria

Intel:Rxm_BAR0 を export 設定すると BAR0 の Size が N/A となり使用できません。対処方法を教えてください。

PCI Express

Intel:Cyclone® V で PCI-Express (PCIe) Hard IP を使用する際、Platform Designer (旧 Qsys) から PCIe 空間にアクセス(TXS Port 経由でのアクセス)を実施する場合に、アドレス変換テーブルを設定する必要がありますが、変換テーブルを Dynamic ではなく、Fixed で設定することは可能ですか?

プラットフォーム・デザイナーPCI Express

Intel:Straix® IV / Arria® II / Cyclone® IV の PCI Express Hard IP の test_in の設定を教えてください。

PCI ExpressIP

Intel:Straix® V / Arria® V / Cyclone® V の PCI Express Hard IP の test_in の設定を教えてください。

PCI ExpressIP

Intel:Arria® 10 / Cyclone® 10 GX の PCI Express Hard IP の test_in の設定を教えてください。

ArriaPCI Express

Intel:Cyclone® IV で PCI-Express (PCIe) を実現しようとしています。Avalon-ST インタフェースの IP を使用します。エラーが発生した際にユーザが行うべきことはありますか?

PCI ExpressIP

Intel:Arria® V 開発キットの PCI Express (PCIe) Card Edge Connector について、JTAG_TCK / JTAG_TDI / JTAG_TDO / JTAG_TMS の信号は何ですか?

PCI Express

Intel:Arria® V 開発キットの PCI-Express (PCIe) Card Edge Connector について、WAKE_N / SMCLK / SMDAT の信号の用途は何ですか?

SoC FPGASoC EDS/DS-5

Intel:PCI Express (PCIe) の REFCLK (100MHz) の Jitter 特性がデータシートのどこに書かれているかわかりません。

PCI Express

Intel:PHY IP Core for PCI Express (PIPE) と Reconfig Controller を接続していれば、Reconfig Interface は 0 固定 もしくは Open で問題ないですか?

PCI ExpressIP

Intel:PHY IP Core for PCI Express (PIPE) を制御する上での PHY Management Interface への制御は必須でしょうか?

PCI ExpressIP

Intel:ALTGX_RECONFIG の reconfig_clk ポートへの入力は PLL の出力を使用できますか?

IP

Intel:Autonomous mode と CvP (Configuration via Protocol) には、どのような関係がありますか?

プラットフォーム・デザイナー

Intel:PCI Express (PCIe)IP とユーザ回路間に Avalon-MM Clock Crossing Bridge を挿入しています。この場合、PCIe IP とユーザ回路のリセットを別系統にすることは可能ですか?

PCI Express

Arria® 10 で PCI Express を構成したいのですが、REFCLK ピンの周波数が 100MHz から変更できません。なぜですか?

ArriaPCI Expressクロック/PLL

Stratix® Vで V-Series Avalon-MM DMA for PCI Express を使用した PCI-Express (PCIe) への割り込み通知が PC 側で検出できません。この IP を使用した時にユーザが任意のタイミングで MSI を発行する方法を教えてください。

PCI Express

PCI Express (PCIe) Gen2 / Root を構成していますが、Gen2 で Linkup せずに Gen1 でLink up してしまいます。何か必要な操作はありますか?

PCI Express

PCI Express (PCIe) で Avalon Streaming (Avalon-ST) を使用した場合、生のデータがそのまま出力されますが、ユーザ側でパケットのデコードや受け取ったパケットへの返送等を行う必要がありますか?

PCI Expressプラットフォーム・デザイナー

PCI Express* Avalon-MM 高性能 DMA リファレンス・デザインは、PCI Express* (PCIe*) Gen3 x8 使用時の DMA 帯域を教えてください。

PCI Expressプラットフォーム・デザイナー

PCI Express* Avalon-MM 高性能 DMA リファレンス・デザインは、Transaction Layer Packet (TLP) 分割機能(4Kbyte 境界の調整用)には対応していますか?

PCI Express

PCI Express* (PCIe*) Gen2 x4 でインスタンス、x2 にリンクダウンして使用する構成を検討しています。その際、TX 2本、RX 2本のトランシーバの接続先がない状態となるのですが、この端子処理はどのようにするのが良いでしょうか?

PCI Express