Intel:Gen4 対応の PCIe Slot に Gen3 対応の Endpoint デバイスを挿入していますが、正常に認識されません。何が原因でしょうか?

ArriaPCI Express

Analog Devices ホットスワップコントローラー:LTC4210の使用例にあるコネクターですが、ピンの長さが異なるものを使うよう記載があります。理由を教えてください。

電源監視、制御、保護

Intel:PCI Express (PCIe) で Correctable / Fatal / Non-Fatal Error などの Message TLP をユーザー回路側から任意のタイミングで発生させることは可能ですか?

PCI Express

Intel:CTLE の設定には HG (High Gain) mode と HDR (High Data Rate) mode がありますが、Arria® 10 で PCIe (PCI Express) IP を使用する場合にはどちらの設定を使用すれば良いですか?

ArriaPCI ExpressQuartus Primeトランシーバー

Intel:PCIe (PCI Express) IP (Avalon-ST Interface) で MSI 割り込みを発生させるために、"app_msi_req" をアサートさせていますが、"app_msi_ack" がアサートされません。

PCI Express

Intel:Cyclone® IV をターゲットにしている PCIe (PCI-Express) IP (IP_Compiler for PCI Express) を使用するデザインを、Quartus® Prime Standard Edtion ver19.1 の Platform Designer で Generate HDL を実行するとエラーが発生します。

CyclonePCI ExpressQuartus Prime

Intel:Arria® 10 デバイスでの PCI-Express (PCIe) Gen3 Root Port シミュレーションの実行方法を教えてください。

ArriaPCI ExpressQuartus Primeシミュレーション

Intel:Arria® 10 デバイスで PCI-Express (PCIe) IP を以下の条件で使用しています。DMA Descriptor Controller Register へのアクセス方法を教えてください。

ArriaIPPCI Express

Intel:Stratix® 10 の PCI-Express (PCIe) IP の PIPE インターフェイスの Version を教えてください。

IPPCI ExpressStratix

Intel:Stratix® 10 で PCI-Express を使用する場合、fPLL と ATX PLL のどちらを使用するのでしょうか?

IPPCI ExpressQuartus PrimeStratixトランシーバー

Intel:Arria® V GX は PCI-Express Lane Reversal 機能に対応しますか?また、Gen2 x2 構成には対応していますか?

ArriaIPPCI Express

Intel:Arria® 10 GX で PCI-Express Avalon-ST IP を実装していますが、以前のデバイスで使用できた Byte Enable 信号が見当たりません。

ArriaIPPCI ExpressQuartus Prime

Intel:Arria® 10 デバイス同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェースを使用) の設計をしています。 Endpoint 側から、自身に設定されている Configuration 空間の情報を取得することは可能ですか?

ArriaPCI Express

Intel:Stratix® 10 を使用して PCI-Express (PCIe) の設計を実施しています。Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において Minimum Pulse Width の違反が発生しています。

Stratixタイミング制約/解析PCI ExpressQuartus Prime

Intel:Cyclone® V で PCI Express を使用しています。100 MHz の Refclk を FPGA に対して供給していますが、外部でのカップリング、I/O Standard はどのようになりますか?

PCI Expressボード

Intel:Arria® 10 の PCI Express® ユーザ・ガイドに記載されている Recommended Speed Grades の意味を教えてください。

PCI ExpressArria

Intel:Arria® 10 の PCI-Express Protocol で Physical Layer のみを生成することは可能ですか?

PCI ExpressArria

Intel:Rxm_BAR0 を export 設定すると BAR0 の Size が N/A となり使用できません。対処方法を教えてください。

PCI Express

Intel:Cyclone® V で PCI-Express (PCIe) Hard IP を使用する際、Platform Designer (旧 Qsys) から PCIe 空間にアクセス(TXS Port 経由でのアクセス)を実施する場合に、アドレス変換テーブルを設定する必要がありますが、変換テーブルを Dynamic ではなく、Fixed で設定することは可能ですか?

プラットフォーム・デザイナーPCI Express

Intel:Straix® IV / Arria® II / Cyclone® IV の PCI Express Hard IP の test_in の設定を教えてください。

PCI ExpressIP

Intel:Straix® V / Arria® V / Cyclone® V の PCI Express Hard IP の test_in の設定を教えてください。

PCI ExpressIP

Intel:Arria® 10 / Cyclone® 10 GX の PCI Express Hard IP の test_in の設定を教えてください。

ArriaPCI Express

Intel:Cyclone® IV で PCI-Express (PCIe) を実現しようとしています。Avalon-ST インタフェースの IP を使用します。エラーが発生した際にユーザが行うべきことはありますか?

PCI ExpressIP

Intel:Arria® V 開発キットの PCI Express (PCIe) Card Edge Connector について、JTAG_TCK / JTAG_TDI / JTAG_TDO / JTAG_TMS の信号は何ですか?

PCI Express

Intel:Arria® V 開発キットの PCI-Express (PCIe) Card Edge Connector について、WAKE_N / SMCLK / SMDAT の信号の用途は何ですか?

SoC FPGASoC EDS/DS-5

Intel:PCI Express (PCIe) の REFCLK (100MHz) の Jitter 特性がデータシートのどこに書かれているかわかりません。

PCI Express

Intel:PHY IP Core for PCI Express (PIPE) と Reconfig Controller を接続していれば、Reconfig Interface は 0 固定 もしくは Open で問題ないですか?

PCI ExpressIP

Intel:PHY IP Core for PCI Express (PIPE) を制御する上での PHY Management Interface への制御は必須でしょうか?

PCI ExpressIP

Intel:ALTGX_RECONFIG の reconfig_clk ポートへの入力は PLL の出力を使用できますか?

IP

Intel:Autonomous mode と CvP (Configuration via Protocol) には、どのような関係がありますか?

プラットフォーム・デザイナー