Site Search

Altera: Is it possible to configure Cyclone® V GX I/O banks with a common VCCPD voltage with different supply voltages?

Cyclone

Intel: Questa* - Error when launching Intel® FPGA Edition. Unable to checkout a license. Make sure your license file environment variables are set correctly and then run 'lmutil lmdiag' to diagnose the problem.

simulation

Altera:IOPLL Intel FPGA IP のロケーションを手動で指定する方法を教えてください。

ArriaCycloneQuartus Primeクロック/PLL

Intel:Quartus® Prime Standard および Lite Edition 23.1 において、ALTPLL 作成中に Wizard 画面が落ちてしまいます。

CycloneMAXQuartus Primeクロック/PLL

Intel:Quartus® Prime Pro Edition の File メニュー > Create / Update 内に Create HDL Design File from Current File がありません。

Quartus Prime

Intel: Where can I find the HAL API documentation for Nios® V?

Nios V

Intel: Where is Nios® V bug information published?

Nios V

Intel: Is there any benchmark information for Nios® V?

Nios V

Intel: Is there logic size information for Nios® V?

Nios V

Intel: An error occurred when running NativeLink simulation. Internal error: Failed to run ip-make-simscript

QuartusPrimeSimulation

Intel:Internal Error: Sub-system: DSPF, File: /quartus/h/shm_mdb_sys.h, Line: 468

CycloneQuartus Prime

Intel: Is Nios® V paid?

Nios V

Intel:Platform Designer のシステムに追加後のカスタム IP を 編集した場合、システム内の IP に編集は反映されますか?

Quartus Primeプラットフォーム・デザイナー

Intel: Cyclone® 10 GX トランシバーが未使用の場合、VCCR_GXB[L1][C,D] に電源を供給する必要はありますか?その場合、何ボルトを供給しますか?

CycloneQuartus Prime電源/Enpirionトランシーバー

Intel:Gen4 対応の PCIe Slot に Gen3 対応の Endpoint デバイスを挿入していますが、正常に認識されません。何が原因でしょうか?

ArriaPCI Express

Intel:Intel Agilex® 7 FPGA において F-Tile のみ実装した場合、VCCH_SDM へ接続する電源電圧は何ボルトでしょうか?

Agilex電源/Enpirion

Intel:Arria® 10 の CLKUSR ピンは、ユーザーモード移行後に停止しても問題ありませんか?

Arria

Intel:Design Assistant 機能が選択できません。

MAXQuartus Prime

Intel: Questa* - When I try to launch Intel® FPGA Edition with NativeLink simulation, "missing". Check the NativeLink log file occurs.

QuartusPrimeSimulation

Intel:Quartus® Prime Standard Edition の *.stp (Signal Tap Analyzer File) にある Add State Machine Nodes 機能が、Pro Edition では Edit メニューに見当たりません。

Quartus Prime

Intel:Quartus® Prime 旧バージョンのタイミングレポートにデフォルトで生成されていた Datasheet Report は、どのように生成すれば良いですか?

Quartus PrimeTiming Constraints/Analysis

Intel: When ALTPLL IP is RTL simulated on Questa* - Intel® FPGA Edition, the waveform of output clocks (such as c0) is indeterminate. why?

Clock/PLLsimulation

Intel:SystemVerilog の interface (modport) で記述したロジックを、Platform Designer の Component Editor で使用するとエラーが発生します。エラーの要因と対処方法を教えてください。 

Quartus Prime

Intel:Generic Serial Flash Interface Intel® FPGA IP のシミュレーションはできますか?

QuartusPrimeSimulation

Intel:Intel eSPI Agent Core の Avalon-MM インターフェース (avmm_readdata[31:0]) において、リード時のウェイト期間は何サイクル必要ですか?  

IP

Intel:インテル® Quartus® Prime Pro Edition 開発ソフトウェアを Windows 10 で使用する際、Platform Designer や System Console においてウィンドウの一部が文字化けしています。対処方法はありますか?

Quartus Prime

Intel:インテル® Quartus® Prime Pro Edition 開発ソフトウェアにおいて 対応するすべてのデバイスファミリーをインストールしましたが、デバイスファミリーの選択画面に インテル® Cyclone® 10 GX FPGA しか表示されません。

AgilexArriaQuartus PrimeStratix

Intel: In Quartus® Prime Pro Edition 22.2, if .qdz is additionally installed with Install devices, a warning will occur and installation will not be possible.

Quartus Prime

Intel:レジスターのファンアウト数を分割し、1つのレジスター当たりのファンアウト数を低減させるオプションを教えてください。

Quartus Prime

Intel:Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details

Quartus Prime